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高速任意波形发生器的原理及硬件设计方案

波形发生器的利用在生活中随处可见,此中应用较多的波形发生器为随意率性波形发生器。为增进大年夜家对波形发生器的理解,本文特带来高速随意率性波形发生器的设计实例。假如你对本文内容存在必然兴趣,不妨耐心往下涉猎哦。

随意率性波形发生器是今朝电子丈量仪器中成长最为快速的产品之一。它既可输出标准函数旌旗灯号,也可以孕育发生由用户定义的非标准函数波形(随意率性波形)旌旗灯号,并且有富厚的模拟调制(AM,FM,PM)和数字调制 (FSK,PSK)功能,能为不合的利用领域供给各类标准或非标准旌旗灯号,尤其在水下声纳、通信、雷达导航、电子抗衡等设置设备摆设的研制、临盆、维修中,是必弗成少的旌旗灯号发生器。基于数字频率合成技巧,给出高速随意率性波形发生器的设计规划。

1 高速随意率性波形发生器的硬件设计

1.1 随意率性波形发生器的事情道理

今朝随意率性波形发生器的孕育发生有两种规划,一种规划是采纳直接数字频率合成(DDS)技巧孕育发生随意率性波形,事情道理如图1所示。

一个标准的DDS电路该当由以下几部分构成,既相位累加器、波形存储器、D/A转换器、低通或带通滤波器构成。随意率性波形数据预先经由过程人机接口写入波形存储器中,相位累加器的感化是根据输入的频率节制字对参考振荡器输出的时钟相位进行采样。当相位累加器的步长为K时。随意率性波形的输出频率

式中,Fs为固定采样时钟频率,n为相位累加器长度,改变频率节制字K,就可以改变DDS的输出频率。

采纳DDS技巧构成的随意率性波形发生用具有输出频率分辨率高、频率改变相位继续等优点,但也存在两个紧张缺陷。首先是当相位累加器的相位增量步长较大年夜时,输出波形将孕育发生哆嗦;其次因为DDS技巧不是逐点读取波形存储器中的数据,是以输出波形会损掉许多有用的信息。

随意率性波形发生器的别的一种设计规划如图2所示,其事情道理是随意率性波形发生器的时钟经由过程使计数器加1来改变由计数器构成的地址孕育发生电路的输出地址,计数器顺序扫过波形存储器中的每一个地址直到波形数据的末尾,每个地址中的波形数据都被送至D/A转换器中以将数字旌旗灯号转为模拟旌旗灯号,而后D/A转换器的输出旌旗灯号还需颠末低通滤波器对D/A转换器输出旌旗灯号的跃变边缘进行平滑处置惩罚获得所需的随意率性波形。在这种规划中,所有波形数据都被送入D/A转换器中,以是不会损掉波形数据,但要整个输出波形存储器中定义的波形数据内容,并且随意率性波形的输出旌旗灯号频率可变,那么取样时钟的频率就必需是可变的,这点与由DDS构成的随意率性波形发生器有着显着的差别。采纳该规划随意率性波形的输出频率

式中,Fs为可变采样时钟频率。

应用该规划电路布局简单,能够输出繁杂的随意率性波形,对付高速随意率性波形发生器最为得当。基于该规划的随意率性波形发生器采样速度可达200百万次/秒,随意率性波形的最高输出频率可以达到50 MHz。高速随意率性波形发生器波形总体电路的方框图如图3所示。

1.2 随意率性波形孕育发生电路的设计

如图4所示,一个完备的随意率性波形孕育发生电路主要由时钟发生电路、地址计数器、波形存储器、存器、奇偶数据选择电路以及D/A转换器构成。

时钟发生电路用于孕育发生随意率性波形发生器所需的可变时钟,平日可以由单片机节制的锁相环电路构成,在实际设计中采纳锁相环集成电路,孕育发生最高频率为100 MHz的时钟旌旗灯号,时钟电路的输出旌旗灯号送往地址计数器的时钟输入端,以驱动地址计数器扫描波形存储器中的数据,地址计数器采纳15位二进制同步计数器,逻辑上等同于4片74F161级联,地址计数器输出的15位地址数据与波形存储器的地址输入审察连,波形存储器应用四片32 K×8(读写速率为12 ns)的SRAM级联成32 K×32的SRAM阵列,SRAM阵列输出真个32比特数据中,24比特为波形数据,2比特为节制旌旗灯号,另外6比特数据线不应用。每个波形点分辨率为12 比特,每个地址寄放两个波形点的数据,单片段随意率性波旌旗灯号最长可达64 K个点,2个节制旌旗灯号分手为竣事位、同步位,竣事位数据线经由过程D触发器与地址计数器的预置数节制端审察连,当检测到扫描至着末一个波形地址时,竣事位将地址计数器的预置数节制端置位,这样鄙人一个时钟到来时,地址计数器又从该随意率性波形的首地址寻址,读取波形数据。节制旌旗灯号中的同步位用于输出外同步旌旗灯号。波形存储器输出的24位随意率性波形数据由锁存器锁存后送往12位奇偶数据选择电路的输入端。如前所述,波形存储器的每个地址寄放两个点的波形数据,在经由过程人机接口向波形存储器写入波形数据时,一个点的波形数据由每个地址中的奇数位数据构成,别的一个点的数据由偶数位构成,这样做的好处是每个采样时钟到来时,可同时读取2个波形点的数据,使得输出波形的最高频率增大年夜了1倍,相称于采样时钟的频率前进了1倍,大年夜大年夜前进仪器机能。12位奇偶数据选择电路逻辑上等同于3片74F157。奇偶数据选择电路的输出端与 D/A转换器的输入审察连,D/A转换器的感化是将从波形存储器中读取的数字旌旗灯号转换为模拟旌旗灯号,因为最高时钟频率为100 MHz,以是D/A转换器选择速度为125百万次/秒的AD975。根据采样定律输出旌旗灯号的基波频率将低于所用的参考时钟频率的一半,在本规划中采样时钟最高频率为100 MHz,一个随意率性波形起码可由4个点构成,并且每个时钟周期读取两个波形数据,是以所输出的随意率性波形旌旗灯号的最高频率为50 MHz。上述电路中,15位同步二进制地址计数器、24位锁存器、12位奇偶数据选择电路及相枢纽关头制电路也可由高速CPLD实现。

1.3 滤波器设计

颠末D/A转换后的旌旗灯号平日含有较多的时钟因素及较为陡峭的跃变边缘,为了削减输出波形的哆嗦、抑制高次谐波,在随意率性波形发生器的设计中选择有效的滤波器就显得异常紧张,高速随意率性波形发生器即能输出正弦波,又可输出三角波、锯齿波、脉冲波以及随意率性波型,是以要根据不合频段和波形来选择不合机能的滤波器,椭圆(EllipTIc)滤波用具有陡峭的过渡特点,得当用作正弦波的输出滤波器,三角波、锯齿波和随意率性波具有富厚的频谱,是以要求滤波器在通带范围内具有优越的幅频特点,以包管旌旗灯号经由过程滤波器后即不孕育发生掉真,又能滤去杂散旌旗灯号。椭圆滤波器对正弦波以外的其他波形会孕育发生剧烈的振铃,而具有线形相位的高斯 (Gaussian)滤波器可以满意这些要求,在本规划中因为随意率性波形发生器的采样时钟可变,是以它的低通滤波器的截止频率也必须变更,否则在有些频段就不起滤波感化,或者是在高频段有用旌旗灯号会被衰减,为此本设计规划中采纳截止频率为25 MHz、50 MHz的七阶椭圆滤波器以及截止频率为20 MHz高斯滤波器,由单片机根据不合环境编程选择。图5给出了截止频率为50 MHz的七阶椭圆滤波器以及截止频率为20 MHz高斯滤波器的电路。

1.4 GPIB接口设计

只管今朝在智能仪器中有许多新的接口标准,比如USB、LAN等,然则GPIB(General Purpose InteRFace Bus)接口仍旧是业界公认的智能仪器标准接口,在本规划中采纳GPIB接口由PC机向随意率性波形发生器下载数据,并可经由过程GPIB总线远程节制随意率性波形发生器,GPIB接口电路由采纳NI公司的NAT7210 GPIB专用集成电路和TI公司临盆的GPIB总线驱动器SN75160以及SN75162构成,NAT7210输出的是标准的GPIB款式数据,相符 IEEE488.2标准,GPIB总线驱动器的感化是增强接口的驱动能力。NAT7210与SN75160、SN75161以及单片机之间的连接措施拜见文献。

2 高速随意率性波形发生器的软件设计

高速随意率性波形发生器的软件包括PC机部分的波形编辑及下载软件以及仪器内部的单片机节制软件两部分,波形编辑及下载软件具备各类随意率性波形编辑能力,例如直线编辑要领、曲线编辑要领、公式编辑要领、调制波形编辑要领。波形编辑及下载软件能够经由过程GPIB接口与随意率性波形发生器通信完成随意率性波形数据的下载及仪器的远程监控。仪器内部的单片机节制软件布局采纳经典的主法度榜样轮回和中断办事模式,其流程图如图6所示。仪器加电后,首先辈行自检和软、硬件的初始化,再进入主法度榜样的轮回,主法度榜样的轮回是等待中断处置惩罚的历程,它依据中断哀求判断中断源,开中断并转向响应的中断处置惩罚子法度榜样,完成对应操作或硬件节制。

3 停止语

颠末对完成的随意率性波形发生器样机进行测试,采纳该规划的随意率性波形发生器能够输出低至10 MHz、高达50 MHz的随意率性波形,输出波形稳定,无波形数据损掉征象,经由过程PC机上的波形编辑软件,能够孕育发生种类富厚的随意率性波形,可广泛利用在国防、科研、教导及工业临盆等各个领域。

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